Pcie 5.0, cxl 1.1 et ccix fonctionnent déjà à 32 gt / s par piste
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Synopsys a présenté ses solutions CXL ainsi que CCIX 1.1 sur PCIe 5.0 à ArmTechCon 2019. La vitrine indique que l'IP de l'entreprise est en place et prête à être autorisée par les fabricants de technologies.
Synopsys a présenté ses solutions CXL ainsi que CCIX 1.1 sur PCIe 5.0
CXL et CCIX sont des protocoles d'interconnexion puce à puce pour connecter des processeurs à divers accélérateurs qui maintiennent la cohérence de la mémoire et du cache à faibles latences. Les deux protocoles sont conçus pour des systèmes hétérogènes utilisant des CPU traditionnels en conjonction avec des accélérateurs avec des architectures scalaires, vectorielles, matricielles et spatiales.
CXL 1.0 / 1.1 et CCIX 1.1 utilisent PCIe 5.0 qui fonctionne à 32 GT / s par piste et prend en charge différentes largeurs de liaison en natif. Avec le même segment de marché et la même interface physique, les protocoles CXL et CCIX présentent de nombreuses différences en termes de matériel et de firmware / logiciel et seront donc en concurrence les uns avec les autres. Pendant ce temps, les fournisseurs de silicium IP se préparent à prendre en charge CXL et CCIX car ils ont une large gamme de clients.
Synopsys a récemment présenté sa solution IP DesignWare CXL 16 pistes pour SoC qui sera fabriquée à l'aide des technologies de processus FinFET 16 nm, 10 nm et 7 nm. Le package comprend un pilote compatible CXL 1.1 (prend en charge les protocoles CXL.io, CXL.cache, CXL.mem), un pilote PCIe 5.0 testé au silicium, un pilote PHY PCIe 32 GT / s testé au silicium, IP de vérification RAS et VC.
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La société n'a pas encore annoncé officiellement la disponibilité de son package IP DesignWare CCIX 1.1 qui permettra la mise en œuvre d'un CCIX 1.1 sur PCIe Gen 5 à une vitesse de 32 GT / s, mais à ArmTechCon, la société a démontré que la solution est déjà fonctionnelle, apportant avec elle de nombreux avantages en termes de vitesse et de capacité. Nous vous tiendrons informés.
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