Western Digital annonce un processeur Risc Swerv

Western Digital travaille avec l'architecture ISC (RISC-V Open Instruction Set Architecture), grâce à laquelle n'importe qui peut produire une conception de processeur sans rien payer en redevances ou en droits de licence. Il a enfin annoncé le processeur SweRV RISC-V avec licence Open Source.

Nouveau processeur SweRV RISC-V avec licence Open Source

En 2017, la société a promis de passer au RISC-V dans ses produits de traitement de stockage, en vue d'expédier un milliard de cœurs au cours des deux prochaines années. Nvidia a également commencé à passer des cœurs propriétaires à RISC-V pour piloter les entrées / sorties sur ses produits graphiques, Rambus utilise RISC-V pour les pièces de sécurité et a même trouvé sa place dans les contrôleurs de stockage SSD.

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Le cœur de SweRV lui-même est une implémentation superscalaire bidirectionnelle de la variante 32 bits de l'ISA RISC-V, comprenant un pipeline en neuf étapes capable de charger plusieurs instructions, pour une exécution simultanée dans l'ordre. Actuellement déployé sur un nœud de processus CMOS de 28 nm, le noyau fonctionne jusqu'à 1, 8 GHz et atteint un débit estimé de 4, 9 CoreMarks par mégahertz.

Western Digital a confirmé son intention non seulement d'utiliser SweRV dans ses propres produits, mais également de le lancer sous une licence open source. Il l'a déjà fait avec deux technologies de support: le SweRV Instruction Set Simulator (ISS), à travers lequel les parties prenantes peuvent tester le noyau; et OmniXtend, qui implémente une mémoire cache cohérente sur une matrice Ethernet, en se concentrant sur tout, des CPU aux GPU et aux coprocesseurs d'apprentissage automatique.

Le SweRV sera lancé au premier trimestre de 2019, a confirmé Western Digital. Que pensez-vous de l'annonce de ce processeur SweRV RISC-V avec licence Open Source?

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