AMD Milan, le processeur Epyc de prochaine génération aurait 15 décès
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Il semble qu'AMD travaille sur quelque chose de très intéressant. Selon des sources, ils travaillent activement sur une conception à 15 matrices pour EPYC AMD Milan. Étant donné que l'un d'entre eux doit être un dé IO, cela implique qu'il y aura au moins une variante milanaise avec 14 dés, contre 8 à Rome.
AMD Milan, les processeurs EPYC de prochaine génération auraient 15 matrices
Selon Wccftech, je demande à un ingénieur, certains de ces 14 matrices seraient destinées à être de la mémoire HBM.
8 canaux DDR4 ne disposent que d'une bande passante disponible suffisante pour gérer de manière optimale 10 matrices CPU (80 cœurs CPU) au maximum. Cela signifie qu'ils recherchent une disposition de 8 baies (64 cœurs de processeur) ou une disposition de 10 baies en ce qui concerne le côté CPU. Laissant de côté la matrice d'E / S, cela laisse 6 ou 4 puces disparues et finira probablement en tant que mémoire HBM, selon la spéculation.
HBM peut offrir une accélération substantielle, mais cela implique que cette variante particulière utilisera un interposeur. En résumé, cela signifie qu'à moins qu'AMD décide de retarder cette variante jusqu'à DDR5, il s'agit soit d'une configuration 8 + 6 + 1 (CPU + HBM + IO), soit d'une configuration 10 + 4 + 1 (CPU + HBM + IO).
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Une conception basée sur un interposeur avec HBM intégré serait en mesure d'offrir des temps d'accès et de transfert beaucoup plus rapides que la mémoire DDR traditionnelle, dans laquelle le canal DDR peut agir comme un goulot d'étranglement. Cela va entraîner des accélérations importantes pour les applications qui dépendent fortement de la mémoire.
Il convient de mentionner que les fuites précédentes ont indiqué que AMD Milan avait un design 8 + 1. Selon la façon dont cela est interprété, cela pourrait signifier que Milan aurait deux variantes. Nous vous tiendrons informés.
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