Le micron et la cadence mettent à jour l'état du ddr5, 36% de performances en plus que le ddr4

Au début de l'année, Cadence et Micron ont organisé la première démonstration publique de mémoire DDR5 de nouvelle génération. Lors d'un événement TSMC au début du mois, les deux sociétés ont fourni des mises à jour sur le développement de la nouvelle technologie de mémoire.

Micron et Cadence discutent de leurs avancées dans la mémoire DDR5

La principale caractéristique de la SDRAM DDR5 est la capacité des puces, pas seulement des performances plus élevées et une consommation d'énergie inférieure. La DDR5 devrait augmenter les taux d'E / S de 4266 à 6400 MT / s, avec une chute de tension d'alimentation de 1, 1 V et une plage de gigue autorisée de 3%. Il est également prévu d'utiliser deux canaux 32/40 bits indépendants par module (sans / ou avec ECC). De plus, DDR5 aura une efficacité améliorée du bus de commande, de meilleurs schémas de mise à niveau et un plus grand pool de banques pour des performances supplémentaires. Cadence poursuit en disant que les fonctionnalités améliorées de DDR5 permettront une bande passante réelle 36% plus élevée par rapport à DDR4 même à 3200 MT / s, et une fois 4800 MT / s, la bande passante réelle sera 87% plus élevée. par rapport à DDR4-3200. Une autre des caractéristiques les plus importantes de la DDR5 sera la densité des puces monolithiques au-delà de 16 Go.

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Les principaux fabricants de DRAM disposent déjà de puces DDR4 monolithiques d'une capacité de 16 Go, mais ces appareils ne peuvent pas fournir d'horloges extrêmes en raison des lois de la physique. Par conséquent, des entreprises comme Micron ont beaucoup de travail à faire pour tenter de réunir des densités et des performances DRAM élevées à l'ère DDR5. En particulier, Micron est préoccupé par le temps de rétention variable et d'autres occurrences de niveau atomique, une fois que les technologies de production utilisées pour la DRAM atteignent 10-12 nm. En termes simples, bien que la norme DDR5 accepte les densités et les performances de mariage, il reste encore beaucoup de magie à faire par les fabricants de DRAM.

Micron prévoit de commencer la production de puces 16 Go en utilisant son processus de fabrication `` inférieur à 18 nm '' d'ici la fin de 2019, bien que cela ne signifie pas nécessairement que les applications réelles qui ont cette mémoire seront disponibles d'ici la fin de l'année prochaine. Cadence a déjà implémenté DDR5 IP (Controller + PHY) en utilisant les technologies de processus N7 (DUV 7 nm) et N7 + (DUV + EUV) TSMC.

Compte tenu des principaux avantages de la DDR5, il n'est pas surprenant que Cadence prédit que les serveurs seront les premières applications à utiliser le nouveau type de DRAM. Cadence estime que les SoC des clients utilisant le processus N7 + le prendront en charge, ce qui signifie essentiellement que les puces devraient arriver sur le marché en 2020.

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